以下文章来源于逍遥设计自动化，作者逍遥科技
引言
半导体产业正面临传统芯片缩放方法遭遇基本限制的关键时刻。随着人工智能和高性能计算应用对计算能力的需求呈指数级增长，业界已转向多Chiplet异构集成作为解决方案。本文探讨支持这一转变的前沿互连技术，内容来自新加坡微电子研究院在2025年HIR年会上发表的研究成果[1]。
推动Chiplet集成的驱动力
生成式人工智能的持续增长对计算性能产生了巨大需求，系统性能大约每年需要翻倍才能达到泽级计算水平。传统单片芯片设计由于良率限制、成本约束和半导体制造的物理边界，已无法有效满足这些要求。从芯片级缩放向封装级缩放的转变代表了业界对这些挑战的回应，预计到2030年将在先进封装内集成超过一万亿个晶体管。
向先进系统级封装架构的演进从根本改变了计算系统的构建方式。现代设计不再依赖通过外部接口连接的单个大型芯片，而是将多个专用Chiplet集成到高密度Interposer上,同时配合堆叠式存储器配置。这种方法能够创建超大规模多Chiplet系统,作为加速计算平台的构建模块。封装尺寸从传统板级集成的10到100厘米范围缩小到数十毫米,同时通过光电共封装引擎实现超过50太比特每秒的带宽。
图1：计算性能如何驱动封装系统缩放,从2021年的超过500亿个晶体管扩展到2030年超过1万亿个晶体管,说明了由先进封装驱动的系统缩放的未来发展路径。
新加坡微电子研究院的先进封装能力
新加坡微电子研究院成立于1991年,隶属于新加坡科技研究局,已在半导体封装创新领域占据领先地位。该研究院运营着总面积达8000平方米的大型洁净室设施,配备300毫米晶圆先进封装开发和光子集成专用设备。该设施为超过100家半导体价值链合作伙伴公司提供技术探索、原型开发和小批量生产服务。
图2：微电子研究院的研究领域和设施,包括8000平方米的洁净室空间,配备工业级工具用于300毫米晶圆的先进封装和光子技术研发。
过去二十年间,该研究院通过50多个联合项目推动互连技术路线图发展,逐步将能力从基础硅通孔技术提升到复杂的混合键合工艺。这一历程始于2010年左右用于TSV Interposer的200毫米晶圆加工,到2015年演进为多芯片扇出晶圆级封装,现在涵盖300毫米精细间距再布线层、带有堆叠封装配置的多芯片扇出封装,以及使用晶圆到晶圆和芯片到晶圆混合键合技术的300毫米3D集成线路。
图3：微电子研究院先进封装技术的发展历程,从2005年的200毫米TSV Interposer,经过2010年的300毫米TSV生产线建立,到2015年的多芯片扇出演示,再到当前的300毫米精细间距再布线层和多芯片FOWLP,以及正在开发的300毫米3D集成线路使用混合键合技术。
高密度扇出Interposer的缩放挑战
高密度扇出Interposer的开发需要在多个互连维度同时取得进展。微凸点间距已从30微米降至2025年的8微米,并且正在继续向更精细的间距发展。再布线层线宽和间距同样从2微米缩小到亚微米尺寸,到2024年需要7层或更多金属层,目标是到2026年达到10层。通孔互连间距已从超过300微米降至100微米及以下。
图4：高密度扇出Interposer互连缩放的全面路线图,显示了微凸点从30微米间距缩放到8微米间距,再布线层线宽/间距从2微米缩放到0.4微米,再布线层数从4层增加到10层,以及通孔互连从大于300微米间距缩小到小于100微米间距。
再布线层布线的缩放带来显著的制造挑战。依赖光刻胶图案化的传统半加成工艺在多个金属层累积时会遇到形貌限制,难以实现均匀的线宽并防止缺陷。光刻胶图案化的聚合物介电层通孔在尺寸小于2微米时也会因尺寸限制和工艺变异而出现问题。
图5：对比了传统半加成工艺与先进聚合物镶嵌工艺,说明镶嵌方法如何通过等离子体刻蚀技术而非光刻图案化实现可扩展的亚微米线宽和间距以及改进的通孔形成。
聚合物镶嵌工艺是实现精细间距再布线层的关键技术。该方法不是通过电镀和刻蚀来构建金属特征,而是在介电材料中创建沟槽,保形沉积阻挡层和种子层,通过电镀用铜填充沟槽,然后通过化学机械抛光平坦化表面。这种方法消除了形貌累积问题,并通过精确控制的等离子体刻蚀形成亚微米通孔,实现高良率制造所需的均匀通孔轮廓和最小线宽变化。
微凸点技术演进
随着再布线层尺寸缩小,连接微凸点必须按比例缩放以保持对准容差和电气性能。使用焊料回流工艺的传统微凸点技术在小于15微米间距时遇到基本限制。焊料回流工艺可能导致凸点结构过度底切,引发可靠性问题。键合工艺产生的助焊剂残留在精细间距下越来越难以清洁,可能损害长期可靠性。键合界面处金属间化合物的生长必须仔细控制以防止脆性失效模式。
图6：微凸点技术的发展以及在精细间距下出现的各种失效模式,包括8微米间距下的过度底切、助焊剂残留污染以及15微米间距下的金属间化合物生长。
先进微凸点工艺采用多项创新来应对这些挑战。带晶圆级底填料的热压键合通过在受控气氛中键合完全消除助焊剂,防止污染问题。镍铁合金等新型阻挡材料相比传统镍阻挡层能更好地控制金属间化合物生长。聚合物嵌入的平坦化凸点结构改善了高度均匀性并支持无助焊剂键合工艺。对于接近10微米及以下的间距,业界正在探索铜对铜直接热压键合作为基于焊料互连的替代方案,尽管这需要更严格的工艺控制和表面制备技术。
垂直集成的硅通孔技术
3D集成线路需要硅通孔在堆叠芯片或Chiplet之间建立垂直电气连接。随着设计师寻求最小化硅占用面积同时保持足够的通孔深度以实现稳定的电气性能,这些通孔的纵横比持续增加。当前的开发工作目标是到2025年实现1×20微米的TSV尺寸,纵横比超过15:1。
图7：3D封装的互连缩放路线图,显示TSV从10×100微米间距演进到1×20微米间距,以及混合键合从2.5微米间距演进到0.25微米间距。
图8：高纵横比TSV形成中遇到的关键工艺挑战,包括物理气相沉积的阶梯覆盖不良导致侧壁和底部空洞、通孔开口处的悬垂造成的夹断空洞,以及实现无空洞填充的优化工艺流程。
实现高纵横比TSV的无空洞填充需要仔细优化每个工艺步骤。硅刻蚀工艺必须创建光滑的侧壁并将扇形最小化,因为粗糙度会在后续工艺步骤中捕获空洞。绝缘氧化物衬层的原子层沉积提供了高纵横比所需的保形覆盖,优于传统化学气相沉积的能力。阻挡层和种子金属沉积同样必须实现出色的保形性,以确保整个通孔深度的均匀电镀。阻挡层和种子层的化学气相沉积技术相比物理气相沉积方法提供了显著改进的阶梯覆盖,防止了图中所示的夹断和侧壁空洞形成问题。
计量能力是TSV技术开发中一个经常被忽视但十分重要的方面。准确测量通孔深度、侧壁轮廓以及填充通孔内的空洞形成需要先进的检测技术,如横截面扫描电子显微镜和声学显微镜。随着通孔尺寸缩小和纵横比增加,这些计量挑战加剧,需要在工艺开发的同时持续投资表征基础设施。
晶圆到晶圆混合键合基础
混合键合技术通过完全消除焊料并同时形成铜对铜金属键合和介电层对介电层键合,实现最精细的互连间距。这种方法可以实现远低于1微米的互连间距,当前在0.4微米间距下已有演示,开发路线图延伸到2026年的0.25微米间距。该技术需要对表面平整度、清洁度和键合条件进行极高的控制。
图9：3D封装的完整互连缩放路线图,包括TSV、晶圆到晶圆混合键合、芯片到晶圆混合键合以及堆叠技术的演进。
图10：晶圆到晶圆混合键合工艺流程和关键挑战,包括控制铜凹陷和介电层表面粗糙度的重要性、管理晶圆翘曲以实现精确对准、优化表面活化以获得足够的键合强度,以及实施用于铜凹陷、颗粒检测和铜-铜界面空洞检测的高分辨率计量。
混合键合工艺始于通过镶嵌流程制备键合焊盘,在凹陷的介电层空腔中形成铜特征并通过化学机械抛光平坦化。关键挑战在于对铜凹陷实现极其严格的控制,通常要求整个晶圆上的凹陷变化小于几纳米,同时保持亚纳米级的介电层表面粗糙度。两个晶圆表面都要经过等离子体活化处理以增强可键合性,在表面产生促进后续接触时粘附的活性物质。
键合最初在室温下以适度的施加力进行,足以启动接触并通过范德华力创建临时键合。然后键合的晶圆对经历大约400摄氏度的热退火,在此过程中铜特征相互扩散形成永久金属连接,同时介电材料形成共价键。这种两阶段工艺使得能够在没有高温键合会产生的热膨胀失配挑战的情况下进行初始对准和附着。
应力工程在混合键合成功中发挥关键作用。必须通过仔细的材料选择和工艺优化将晶圆翘曲最小化,以实现精细间距键合所需的亚微米对准精度。任何应力引起的翘曲都会产生跑偏误差,即顶部和底部晶圆之间的对准向晶圆外围退化,可能导致未对准失效和空洞。表面活化参数显著影响最终键合强度,活化不足会导致界面薄弱容易分层,而过度活化可能导致表面粗糙化或不需要的材料去除。
保护层键合提高可靠性
混合键合技术的一项重要创新是在表面活化和键合之前在铜键合焊盘上沉积保护性金属层。这种方法解决了传统直接铜对铜混合键合中可能导致界面空洞形成和可靠性退化的几个基本挑战。
图11：传统晶圆到晶圆混合键合中可能形成的五种不同类型的界面空洞:阻挡层到介电层界面空洞由阻挡层尖峰引起、铜电偶腐蚀诱导的空洞、表面不均匀性导致的铜对铜空洞、铜对介电层空洞,以及热膨胀系数失配应力诱导的介电层对介电层空洞。该图还演示了保护层键合如何消除这些空洞形成机制,实现无空洞界面,这对于精细间距键合焊盘尤其重要。
保护层在增强键合质量方面具有多重功能。当不同金属接触电解质溶液时,保护层防止湿法清洗或活化工艺期间可能发生的铜电偶腐蚀。保护层充当阻挡层,防止化学机械抛光和键合之间的处理和加工过程中的氧化。保护层还为等离子体活化处理提供化学稳定性更高的表面,在不损坏底层铜的情况下实现更强的活化参数。随着键合焊盘尺寸缩小到亚微米尺度,在整个键合界面上形成无空洞的紧密接触变得越来越关键,因为即使小的空洞也占总键合面积的很大一部分。
芯片到晶圆混合键合技术
虽然晶圆到晶圆混合键合提供最精细的互连间距,但芯片到晶圆混合键合通过能够将来自不同晶圆来源的已知良好芯片组装到公共载体晶圆上,为异构集成提供了必要的灵活性。当前芯片到晶圆混合键合演示实现了6微米间距,开发目标是到2025年达到2.5微米间距,到2026年达到小于2微米间距。
图12：3D封装的完整互连缩放路线图,包括晶圆到晶圆混合键合和芯片到晶圆混合键合的演进路径。
图13：完整的芯片到晶圆混合键合工艺流程,从芯片晶圆上的混合键合焊盘制作开始,应用保护层涂层,使用等离子体切割或背面研磨后机械切割进行芯片分离,将分离的芯片安装在切割胶带上并进行表面活化,最后使用优化的键合工具将芯片放置到基板晶圆上,随后进行键合后退火。
芯片分离方法显著影响芯片到晶圆键合良率。传统机械切割可能引入边缘崩裂和颗粒污染,干扰键合。先切割后研磨方法(在晶圆部分切割后涂覆保护性聚合物层,然后背面研磨至最终厚度)提供了更清洁的芯片边缘和更少的颗粒产生。等离子体切割提供了更好的边缘质量,损伤最小,尽管该工艺需要仔细优化以在不产生过度侧壁粗糙度的情况下实现分离。自动光学检测映射显示,使用带保护层的先切割后研磨流程时,机械切割和等离子体切割的颗粒性能相当,尽管等离子体切割产生更优越的边缘形貌。
键合工具设计深刻影响芯片到晶圆混合键合的成功。使整个芯片同时接触的平面键合工具经常在芯片中心捕获空洞,因为键合界面的气体无法逃逸。软曲率键合工具通过从芯片中心开始接触并逐渐向芯片边缘建立键合来解决这一限制,允许捕获的气体从外围逃逸。这种方法模拟了晶圆到晶圆键合中自然发生的键合波传播,在整个芯片区域实现无空洞键合。表面活化、键合工具曲率、键合力和键合持续时间需要仔细协同优化以实现高良率芯片到晶圆混合键合工艺。
3D芯片堆叠架构
3D集成的最终表达形式涉及堆叠多个有源芯片层以创建高带宽存储器配置或逻辑加存储器系统。当前演示使用面对面对背键合序列实现了四层晶圆堆叠,开发路线图目标是到2025年通过晶圆级堆叠和芯片级堆叠方法实现12层以上。
图14：使用混合键合的完整3D封装互连缩放,包括堆叠技术从芯片到晶圆微凸点热压键合的16芯片堆叠,到晶圆到晶圆/芯片到晶圆混合键合的4芯片堆叠,再到目标的12芯片以上堆叠。
图15：使用面对面对背融合和混合键合的晶圆堆叠工艺序列,通过包括边缘修整的晶圆制备、面对面键合、晶圆减薄和背面加工、面对背键合以及额外减薄步骤的多个循环进行。该图包括每个键合步骤后的声学显微镜图像,确认无空洞键合质量,以及显示所得堆叠结构的横截面扫描电子显微镜图像和减薄后四个堆叠晶圆的光学图像。
实现高良率晶圆堆叠必须解决几个关键挑战。随着堆叠高度增加,翘曲控制变得越来越困难,每个键合和减薄循环累积的应力可能在后续键合步骤中导致对准误差。切割和处理操作期间的边缘崩裂可能损害键合界面或产生降低良率的颗粒。总厚度变化控制对于均匀的背面通孔露出至关重要,来自下层晶圆层的硅通孔必须在背面表面露出,厚度变化最小,以实现可靠的电接触形成。背面图案化的对准方案必须考虑无法通过不透明晶圆堆叠直接查看对准标记的问题,通常需要红外成像或在正面加工期间制作背面对准标记。
芯片到晶圆混合键合支持使用芯片间隙填充的替代芯片堆叠方法。该方法将单个芯片组装到载体晶圆上,沉积厚介电材料以填充芯片之间的间隙并封装芯片边缘,执行晶圆减薄和化学机械抛光以露出芯片背面并形成平坦表面,在露出的背面表面上制作混合键合焊盘,并重复芯片键合工艺以构建3D堆叠。这种方法在混合来自不同晶圆批次和尺寸的芯片方面具有优势,通过使用已知良好芯片可能提高良率,尽管需要复杂的间隙填充工艺来实现后续键合步骤所需的平坦表面。
图16：用于芯片间隙填充的芯片到晶圆芯片堆叠的工艺序列,显示了带混合键合焊盘的底部晶圆制备、芯片到晶圆混合键合、厚介电膜沉积以填充芯片间间隙、晶圆减薄和化学机械抛光以露出芯片表面、背面上的混合键合焊盘制备、重复芯片到晶圆混合键合以构建堆叠,以及用于板级连接的底部晶圆通孔露出和焊球附着。工艺流程图显示了通过迭代键合循环进行12芯片堆叠层的进展。
芯片间隙填充介电层加工
用于芯片间隙填充的介电材料和工艺显著影响芯片到晶圆芯片堆叠的可行性。传统间隙填充方法沉积超过芯片高度相当幅度的厚覆盖层,以确保完全填充芯片间间隙。这会由于厚沉积膜中的应力而产生超过500微米的严重晶圆翘曲,使后续加工极具挑战性。
图17：对比了传统覆盖层沉积与保形复合堆叠沉积,传统覆盖层沉积产生厚覆盖层和超过500微米的翘曲,而保形复合堆叠沉积将翘曲降低到大约100微米。该图显示了复合堆叠方法如何最小化所需的背面研磨和化学机械抛光,通过针对硅和氧化物材料的优化双化学机械抛光工艺实现无划痕的氧化物表面。
保形复合堆叠沉积方法沉积具有经过仔细设计厚度的不同介电材料的交替层,以最小化应力累积。通过以具有补偿应力特性的多个薄层构建间隙填充材料,与单层沉积相比,总翘曲可以减少五倍。这极大地改善了后续背面研磨和化学机械抛光步骤的可行性。背面研磨工艺去除大部分多余的硅基板材料,而化学机械抛光提供键合所需的最终平坦化和表面光洁度。针对硅和氧化物材料优化的单独抛光步骤防止了背面研磨划痕和界面损伤,否则会损害键合良率。
光电共封装集成
先进计算系统的带宽需求越来越超出单独电气互连的能力。光电共封装技术将光子器件直接集成到封装中,实现达到多太比特每秒的光通信带宽,同时降低功耗并减少与外部光模块相比的延迟。扇出封装为光电共封装集成提供了有吸引力的平台,提供设计灵活性以及共同集成电气和光学输入输出功能的能力。
图18：全面的基于扇出的光电共封装平台架构,显示了电集成线路与封装基板上的光电子集成芯片的集成。该图突出了关键技术要素,包括支持光电共封装的各种间距选项的穿封装通孔、用于封装测试的垂直耦合方法、用于光信号产生和传输的激光二极管和波导集成、用于将光学输入输出集成到扇出封装中的边缘耦合、晶圆级的射频和光学测试能力、支持400吉比特每通道操作的高达120吉赫兹的高速互连设计、解决散热需求的热管理解决方案、翘曲和可靠性分析方法,以及用于800吉比特光引擎的制造和Assembly工艺,聚合带宽超过1.6太比特每秒。
两种不同的光电共封装架构满足不同的带宽需求。基于扇出的方法在电气和光电子集成芯片之间使用微凸点互连,实现相对较低的寄生电容,支持6.4到12.8太比特每秒的光引擎带宽。互连可以以每通道200吉比特每秒运行,能效约为每比特5皮焦。穿玻璃通孔通过中等密度的封装基板提供垂直电气连接,支持边缘耦合和垂直耦合光学接口。
基于混合键合的光电共封装通过电气和光电子集成芯片之间的直接铜对铜互连提供更高的性能。混合键合实现的极低寄生电容支持25.6太比特每秒及以上的光引擎带宽,互连能够以每通道400吉比特每秒运行,能效约为每比特2皮焦。混合键合互连还可以支持并行芯片到芯片接口,如以每比特约1皮焦的能效运行在32或64吉比特每秒的通用Chiplet互连快速标准。高密度穿介电通孔在该架构中提供垂直电气连接,同样支持边缘和垂直光学耦合配置。
图19：对比了基于扇出的光电共封装和基于混合键合的光电共封装平台,显示了基于扇出的方法使用微凸点实现6.4到12.8太比特每秒的光引擎带宽,而基于混合键合的方法实现25.6太比特每秒及以上的带宽。
向晶圆级集成的封装缩放
人工智能和高性能计算应用的封装缩放轨迹指向越来越大的多Chiplet系统,接近晶圆级尺寸。历史封装集成了1倍reticle尺寸与3个Chiplet,演进到大约3倍reticle尺寸与12个Chiplet,到2026年在85毫米封装中发展到6倍reticle尺寸与24个Chiplet。未来架构设想完整的300毫米晶圆级集成,超过100个Chiplet,在晶圆外围周围分布电气和光学输入输出能力。
图20：追溯了从过去的单reticle封装通过当前的多reticle封装到未来晶圆上系统架构的演进,说明了从3个Chiplet到12个Chiplet到24个Chiplet,最终在全晶圆级Interposer上集成超过100个Chiplet并配备分布式光学输入输出引擎的进展。
实现晶圆级集成需要解决精细间距多层再布线层布线的多reticle拼接问题。光刻工具的视场尺寸有限,对于先进封装应用通常在26×33毫米范围内。对全晶圆级Interposer进行图案化需要以亚微米精度拼接来自多个reticle视场的曝光,以确保互连线在视场边界保持连续性。这种拼接挑战延伸到再布线层堆叠中的所有金属层,需要仔细控制层间叠加精度以及单层内的叠加精度。
翘曲控制在晶圆尺度上变得更加关键,因为加工和操作期间的温度变化会导致差异热膨胀,从而引起应力累积。集成具有不同热膨胀系数的多个异构Chiplet加剧了这一挑战。可能需要先进的热管理解决方案,包括集成冷却通道和热电器件,以在大型多Chiplet系统中保持可接受的温度均匀性。分布在封装外围的光引擎提供将晶圆级封装连接到外部系统所需的大规模通信带宽,同时避免长电气互连的功耗和信号完整性限制。
技术平台的多样性
新加坡微电子研究院提供广泛的先进封装平台,具有多种集成选项,灵活地实现合作伙伴的创新封装架构。这些平台涵盖从高密度扇出晶圆级封装到再布线层优先扇出封装,从被动Interposer到有源Interposer,从光子Interposer到晶圆到晶圆混合键合和芯片到晶圆混合键合,以及各种专用配置如封装天线、多芯片系统级封装和光电共封装。
图21：IME提供的全面先进封装平台组合,包括高密度扇出晶圆级封装、模塑优先扇出晶圆级封装、再布线层优先扇出晶圆级封装、2.5D封装配置(被动Interposer、有源Interposer、光子Interposer)、3D集成线路技术(晶圆到晶圆混合键合、芯片到晶圆混合键合、芯片到晶圆微凸点),以及各种专用应用如封装天线、多芯片系统级封装、光电共封装、高密度扇出系统级封装/堆叠封装、带桥接芯片的扇出Interposer和扇出Interposer。
每个平台都针对特定的应用需求和性能要求进行了优化。高密度扇出晶圆级封装提供精细间距互连和紧凑外形,适用于移动和消费应用。再布线层优先方法在布线密度和设计灵活性方面提供优势,适合复杂的多芯片集成。被动和有源Interposer支持高性能计算和人工智能应用中常见的高带宽芯片到芯片通信。光子Interposer集成了光波导和耦合结构,用于光电共封装应用。混合键合技术实现最密集的垂直互连,用于存储器堆叠和高性能3D集成。
这种平台多样性使合作伙伴能够选择最适合其特定产品要求的技术,或组合多种技术以创建针对其应用优化的定制解决方案。该研究院的专业知识涵盖整个集成堆栈,从基础材料和工艺开发到封装设计、仿真、制造、测试和可靠性验证,提供完整的开发支持。
结语
多Chiplet异构集成为半导体产业提供了满足人工智能和高性能计算应用不断增长性能需求的路径。基于Chiplet的架构的成功从根本上取决于连接Chiplet的互连技术的密度和性能。本文探讨了新加坡微电子研究院正在开发的全面互连技术套件,涵盖具有嵌入式精细间距互连的2.5D Interposer、使用晶圆到晶圆和芯片到晶圆混合键合的3D集成Chiplet,以及用于带宽缩放的光电共封装引擎。该研究院提供重要的技术探索和原型开发能力,加速追求先进封装解决方案的业界合作伙伴的上市时间。微凸点、再布线层、硅通孔和混合键合互连的协同缩放继续推动集成密度的边界,同时应对翘曲控制、表面制备、无空洞键合和多reticle拼接的制造挑战。这些技术平台提供灵活的集成选项,可适应不同的合作伙伴需求,实现创新封装架构,提供下一代计算系统所需的功率、性能、外形和成本特性。
关于我们：
天府逍遥(成都)科技有限公司(Latitude Design Automation Inc.)是一家专注于半导体芯片设计自动化(EDA)的高科技软件公司。我们自主开发特色工艺芯片设计和仿真软件，提供成熟的设计解决方案如PIC studio、MEMS Studio和Meta Studio，分别针对光电芯片、微机电系统、超透镜的设计与仿真。我们提供特色工艺的半导体芯片集成电路版图、IP和PDK工程服务，广泛服务于光通讯、光计算、光量子通信和微纳光子器件领域的头部客户。逍遥科技与国内外晶圆代工厂及硅光/MEMS中试线合作，推动特色工艺半导体产业链发展，致力于为客户提供前沿技术与服务。
推荐阅读：
中泰资管官方回复A股100万点可期：部分字眼被过度放大会影响表达的准确性
